우리는 궁극적으로 MS Contact을 Ohmic Contact하게 만들고자한다. 다만, Si은 Metal과 Ohmic Contact을 만들기 어렵기 때문에, Heavy Doping으로 해결한다. 이는 차후에 설명하겠다.
2. Metal vs. Semiconductor
2-1. DOS
장벽이 생기는 이유를 이해하기 위해서는 먼저 전자 상태 구조의 차이를 알아야한다.
Metal은 Band gap이 없고, Fermi-Level이 Allowed State안에 있다. 또한 자유 전자가 매우 많다. 반도체는 Band gap이 존재하고 Fermi-Level이 Gap안에 존재하여 전자가 부족하다.
즉, 금속은 전자가 넘쳐나고 반도체는 전자가 제한된다는 것이다.
그럼 2개(금속과 반도체)를 붙이면 전자는 어떻게 이동할까?
이를 알려면 에너지 기준을 맞춰야한다.
2-2. Vacuum level + Work function
금속과 반도체는 서로 다른 물질이기 때문에, 그냥 Band Diagram을 붙이면 안되고 공통 기준이 필요하다. 그래서 등장한 것이 Vacuum Level이다.
여기서 등장하는 핵심 개념 3가지를 알아보자.
Work function Φ = E0 − Ef
전자를 밖으로 꺼내는 에너지
Electron affinity χ=E0−Ec
Conduction Band 기준 에너지
반도체 work function Φs=χ+(Ec−Ef)
doping에 의해 결정되는 성질
금속 vs 반도체 비교는 Φ (work function)으로 한다. 이때, 일함수 Φ 는 금속마다 다르기 때문에, 어떤 금속을 쓰냐에 따라 Ohmic / Schottky 결정된다.
이제 실제 접촉 상황을 분석해보자.
2-3. Ideal MS Contact
실제 접촉 상황을 분석해보자. 하지만, 현실을 너무 복잡하기 때문에 이상적인 조건을 설정해야한다.
1. 완벽한 접촉 (Atomic Scale) = 틈이 없다. 2. Interface에 산화막이 없다(Trap이 없다) 3. InterDiffusion 없음 = 섞이지 않는다.
t=0 (막 접촉한 순간)
위 상태는 금속과 반도체를 붙이기만 한 상태로 전자의 이동이 없고, Fermi Level이 서로 다른 상태이다(평형 X). 반도체 쪽 전자의 에너지가 더 높기 때문에 전자는 Semiconductor → Metal 이동한다. 반도체 내부에서는 전자가 빠져나가, 양전하(Donor)가 남고, Depletion Region이 생성되며 전기장이 형성된다.
전기장이 생기면 에너지 밴드가 휘어지고, Conduction Band가 위로 올라가며 장벽이 생성된다. 전자 입장에서는 넘어가기 어려운 언덕이 생긴것이다. 이 장벽이 바로 Schottky Barrier로, 재료로 결정되는 장벽이다.
Schottky Barrier
실제로 반도체 내부에서 느끼는 장벽은 Built In Potential이라고 한다.
평형 상태
이 장벽에 전압을 걸면 어떻게 될까?
2-3-1. Schottky Contact에 전압 인가
Forward Bias를 걸면 금속의 전위가 낮아져 장벽이 낮아진다. 그 결과 더 많은 전자가 통과가 가능해진다. Reverse Bias를 걸면 장벽이 더 높아져서, 거의 전류가 흐르지 못한다. 즉, Schottky Contact은 Diode 처럼 행동하고 한쪽만 흐르게 된다.
2-3-2. 이상적인 Ohmic Contact
실제 Si에서 Ohmic Contact이 이루어지지는 않지만, Schottky와 비교하기 위해 알아보자.
가장 먼저 Ohmic Contact의 조건은 다음과 같다.
Ohmic Contact
접촉 직후의 상태
따라서 전자의 이동방향은 Metal에서 Semiconductor쪽으로 이동한다.
평형 상태
평형 상태에서는 금속에서 반도체로 전자가 들어가며, 반도체 표면에 전자가 쌓인다. Depletion Region이 없고, 전기장이 거의 없다. 밴드가 아래로 휘어지며, 전자 입장에서는 장벽이 존재하지 않는다.
Schottky
Ohmic
전자이동
S->M
M->S
결과
depletion
Accumulation
장벽
생김
없음
멈추는 이유
Barrier
전기장 균형
이제 Ohmic Contact에 전압을 인가해보자.
장벽이 없기 때문에, Forward와 Reverse Bias 모두에서 잘 흐르는 것을 확인할 수 있다.
다시 한번 정리해보자.
핵심은 다수 캐리어 기준으로, n-type은 전자 기준이고 P-type은 hole기준이다.
직관적으로 이해해보면, n-type은 ΦM 크면 → 전자 빠져나감 → depletion → Schottky이다. 반대로 ΦM 작으면 → 전자 쌓임 → Ohmic인 것이다. P-type은 정공기준이라 정확히 반대로 해석할 수 있다.
하지만, 이게 현실에서도 맞을까?
3. Realistic MS Contact
지금까지 배운 ideal Model은 현실에서 적용되지 않는다.
3-1. Surface States
우리는 지금까지 이상적인 가정을 기준으로 MS contact에 대해 알아보았다.
이상적인 가정은 다음과 같았다.
1. 완벽한 접촉 (Atomic Scale) = 틈이 없다. 2. Interface에 산화막이 없다(Trap이 없다) 3. InterDiffusion 없음 = 섞이지 않는다.
하지만, 현실에서 다음과 같은 가정은 거의 불가능하다. 왜냐하면, surface states가 존재하기 때문이다. 따라서, 어떤 금속을 쓰든 거의 다 Schottky contact이 생성된다. 원래는 금속을 바꾸면 ΦM 바뀌기 떄문에, Barrier 역시 바뀌어야 하지만 금속을 바꾸어도 Barrier가 거의 변하지 않는다.
Surface States의 핵심 원인은 다음과 같다.
첫째는 dangling bonds로, 표면이 bulk처럼 완전한 결합이 아니기 때문에 결합이 끊길 수 있다. 또한, 금속이 반도체 안으로 침투할 수 있다.
Surface State는 전자를 흡수하거나 방출 할 수 있다. 원래는 금속을 붙이려 하면 ΦM 기준으로 맞춰야하지만, 실제로는 Surface States이 자석과 같은 작용을 해 먼저 반응하게 된다. 그 결과, Surface States의 개입으로, 특정 에너지로 끌어당기게 되는데 이 위치가 E_CNL이다.
3-2. Charge Neutrality Level
E_CNL(Charge Neutrality Level) : Interface 상태의 '중심 에너지'
이때 발생하는 Fermi Level Pinning이란 Fermi Level이 자유롭게 움직이지 못하고, 특정 위치에 고정되는 것이다. 원래는 ΦB=ΦM−χ이라는 식이 성립횄지만, Fermi-Level Pinning으로 인해 이 식이 성립하지 못한다.
그렇다면, 실제 Si에서는 Barrier가 얼마일까?
Si에서 Pinning의 위치는 다음과 같다. 쉽게 정리하자면, 아래와 같다.
직관적으로, Fermi Level이 중간보다 약간 아래에 고정된다. 그래서 N type은 Barrier가 크고, p-type은 Barrier가 작다.
실제로 금속이 바뀌어도 Fermi Level의 위치가 변하지 않는지 실제 그래프를 보자. 실제로 점들이 거의 수평이며, ΦM 바뀌어도 ΦB 거의 일정한 모습을 확인할 수 있다.
Si 말고 다른 재료에서는 어떨까?
각 재료마다 Pinning의 위치(ECNL)이 다른 것을 확인할 수 있다. InAs의 경우 E_CNL이 Ec의 위쪽에 위치에 전자 barrier가 거의 없어 n-type에서 Ohmic을 쉽게 형성한다. 하지만, 우리가 사용하는 것은 Si이기 때문에 항상 Schottky 가 형성되지 않게 해야한다. 우리는 이것을 해결하기 위해 Heavy Doping을 통해 해결한다.
3-3. Heavy Doping을 통한 Pinning 해결
Depletion Width 식
Doping을 하게 되면 N_D값이 커지고, 그 결과 Depletion의 폭이 감소한다. 즉, Barrier의 높이는 그대로이지만 두께가 얇아져 전자가 Barrier를 넘지 않고 Tunneling을 하여 통과하게 된다.
아래의 그래프를 보면 Doping이 증가하면 Resistivity가 급격하게 감소하는 것을 알 수 있다. Barrier가 얇아져 Tunneling이 증가하기 때문이다.
