드디어 ADsP 시험의 결과가 이번주에 나왔습니다! 기출 문제를 풀었을 때 보통 70 - 80 점 정도가 나왔던 것을 생각하면, 정말 어려웠던 시험인 것 같습니다. 참고로 49회차는 전체에서 한 두 문제 틀렸던 것을 감안하면 출제진들이 각오하고 낸 것 같네요. 저는 약 10일 정도 공부하였고 하루 9시간씩 매일 공부하였습니다. 총 공부시간은 약 90시간 정도라고 볼 수 있네요. 2번 보고싶지는 않았기 때문에 정말 열심히 준비했는데, 조금이라도 덜 준비했으면 큰일났겠다... 싶었습니다. 여러 블로그, 사이트 등을 참고하여 저의 ADsP 1트 합격 후기를 정리해드리겠습니다. 1. 책부터 읽지 말고, 무조건 동영상부터 시청하기 사실 이러한 내용의 조건은 다른 블로그들도 많았는데, 처음부터 책을 읽는 것..

3. CVD (Chemical Vapor Deposition)기체 상태의 전구체(Precursor)를 반응 챔버 내부로 공급한 후, 기판 표면에서 화학 반응을 일으켜 고체 박막을 형성하는 증착 공정3-1. CVD의 개요 CVD가 필요한 이유는 무엇일까? 반도체 공정이 미세화되면서 회로의 폭은 점점 좁아지고, Hole과 Trench는 더욱 깊어졌다. 이러한 구조에서는 PVD처럼 원자가 직선으로 이동하는 방식은 바닥이나 측면까지 충분히 도달하지 못해 박막 두께가 불균일해진다.(Step Coverage가 낮다) 반면, CVD에서는 기체가 웨이퍼 전체에 퍼진 후 표면에서 화학 반응을 일으키므로, 복잡한 구조의 측면과 바닥에도 비교적 균일하게 박막을 형성할 수 있다. 3-1-1. CVD의 기본 원리와 특징 CVD..

1. 증착(Deposition) 공정의 개요1-1. 증착(Deposition)의 정의반도체 웨이퍼 표면에 원하는 물질을 매우 얇은 막(Thin Film) 형태로 형성하는 공정 반도체 소자는 Si 단일 재료로 만들어지는 것이 아닌, 절연체/ 반도체/ 금속 등의 여러 층을 반복적으로 쌓고 구분짓거나 연결하여 제작된다. 이러한 층 하나하나를 형성하는 과정이 바로 '증착 공정'이다. 증착은 직관적으로 처리하고자 하는 웨이퍼를 준비한 후, 증착 기기에 투입하고 표면에 충분한 두께의 박막이 생기기를 기다린다. 이후 박막이 형성되고 나면 필요없는 부분을 제거한 뒤, 다음 공정을 진행한다. 증착 공정이 필요한 이유는 무엇일까? 전자 제품의 성능 및 저전력 요구가 높아짐에 따라 반도체의 미세화가 진행되어야했다. 더..

1. 식각(Etching) 공정 개요1-1. 식각 공정의 정의 식각 공정이란 웨이퍼 위에 증착된 박막 중에서 원하지 않는 부분을 제거하여 원하는 회로 패턴만을 남기는 공정이다. Etch의 사전적 의미는 '식각(갉아먹을 식, 새길 각)'으로 용어가 풀이되어있다. 박막 형상을 만드는 방법은 ① 식각(Etching) ② Lift-Off ③ Damascene 3가지가 있다. 그 중 식각 방식은, 포토 공정에서 형성된 PR(PhotoResist) 패턴을 Mask로 사용하여 아래 박막을 선택적으로 제거(Selective Removal) 하는 공정이다. 포토 공정이 '어디를 깎을 지 표시'라면, 식각 공정은 '실제로 깎는' 공정이다. 만일 화학 반응의 결과물이 물에 녹지 않거나, 휘발성 반응물을 형성하지 않는 ..

집적회로소자개론 [20] DRAM (6) Leakage집적회로소자개론 [19] DRAM (7) Scaling과 성능 향상 방법집적회로소자개론 [18] DRAM (6) Short Channel Effect집적회로소자개론 [17] DRAM (5) DRAM Cell Capacitor집적회로소자개론 [16] DRAM (4)집적회로소자개론 [15] Dmayunchem.tistory.com 이전까지는 DRAM의 1T1C 구조와 Read/ Write 동작에 대해 배웠다. 이제는 '이 셀들을 실제 칩 위에 어떻게 배열할 것인가?'를 알아야한다. DRAM은 수십억개의 Cell을 넣어야 하므로, Cell 하나가 차지하는 면적(Cell Area)가 굉장히 중요하다. 1. DRAM Feature SizeMinimum Fea..

집적회로소자개론 [19] DRAM (7) Scaling과 성능 향상 방법집적회로소자개론 [18] DRAM (6) Short Channel Effect집적회로소자개론 [17] DRAM (5) DRAM Cell Capacitor집적회로소자개론 [16] DRAM (4)집적회로소자개론 [15] DRAM (3)집적회로소자개론 [14] DRAM (2)집적회로소자개론mayunchem.tistory.com 1. Logic Transistor vs. DRAM cell transistor CPU/ GPU와 같은 Logic MOSFET은 빠른 Switching/ 높은 ON current/ 높은 speed가 중요하다. 즉, '얼마나 빠르게 동작하는가?'가 핵심이다. DRAM Transistor은 그에 반해 Capacit..

집적회로소자개론 [18] DRAM (6) Short Channel Effect집적회로소자개론 [17] DRAM (5) DRAM Cell Capacitor집적회로소자개론 [16] DRAM (4)집적회로소자개론 [15] DRAM (3)집적회로소자개론 [14] DRAM (2)집적회로소자개론 [13] DRAM (1)집적회로소자개론 [12] SRAM집적회로mayunchem.tistory.com 1. CMOS Scaling을 어떻게 이어왔는가 Scaling의 목적은 더 높은 속도/ 더 낮은 전력/ 더 많은 집적도를 동시에 달성하는 것이다. MOSFET 전류(성능)은 기본적으로 다음과 같은 식에 의해 결정된다. 이때 성능 향상 방법은 크게 3가지이다.① Mobility(μ) 증가 ② Gate capacitance ..

집적회로소자개론 [17] DRAM (5) DRAM Cell Capacitor집적회로소자개론 [16] DRAM (4)집적회로소자개론 [15] DRAM (3)집적회로소자개론 [14] DRAM (2)집적회로소자개론 [13] DRAM (1)집적회로소자개론 [12] SRAM집적회로소자개론 [11] Full Adder와 Subtractor집적회로소mayunchem.tistory.com 1. Moore's Law : MOSFET Density & Cost 트랜지스터를 왜 작게 만들수록 반도체가 발전하는가? 무어의 법칙이란 약 2년마다 동일 공간 내의 트랜지스터의 수가 2배 증가하는 것이다. 이는 Transistor의 크기를 계속 줄였기 때문에 가능하다. 즉, Scaling = shrinking이다. 그렇다면, 무어의..

1. 포토 공정 개요빛을 이용해 회로를 웨이퍼 위에 그리는 기술 포토 공정이란 반도체 회로 패턴을 웨이퍼 위에 형성하는 공정이다. 쉽게 말하자면, 빛을 이용해 회로를 웨이퍼 위에 그리는 기술이다. 반도체 미세화의 핵심 공정이며, 현재 반도체 기술의 경쟁력은 거의 포토 공정 기술력에 의해 결정된다. 반도체 회로를 작게 만들기 위해서는 그 작은 회로들을 '그릴 수 있어야'하기 때문이다. 쉽게 그 과정을 정리하자면 다음과 같다. 마스크(Mask)에 있는 회로 패턴을 빛으로 웨이퍼에 전사(Transfer)하고 현상(Develop)하면, 패턴을 형성할 수 있다. 포토 공정은 '왜' 필요할까? 반도체는 눈에 보이지 않는 nm 사이즈의 미세한 회로 패턴으로 이루어져있다. 이러하 미세한 패턴을 구현하기 위해서는..

반도체 산화공정(Oxidation)이란, 실리콘 웨이퍼(Si)를 고온에서 산소 또는 수증기와 반응시켜 실리콘 산화막을 형성하는 공정이다. 1. 산화막 SiO2의 필요성산화 공정으로 생긴 산화막은 MOSFET에서 굉장히 다양한 역할을 한다.Q. '왜 다양한 산화막 중 하필 SiO2일까?'A. 1) Si는 매우 흔하다2) SiO2는 매우 튼튼하고 반응성이 거의 없다 (Eg ↓ )3) 상분리(Decomposition)가 일어나지 않는다.cf. 상분리 : 더 간단한 상태로 바뀌는 것4) SiO2는 식각이 쉽다. 산화막의 역할은 다음과 같다.1) 절연막/보호막 SiO2의 BandGap(Eg)은 9[eV] 정도로 매우 크기 때문에, 누설 전류가 생길 확률이 적다.2) 불순물 제거Si가 SiO2로 변할 때, 부피가..