[반도체 전공정] (5) 증착(박막)공정

[반도체 전공정] (4) 식각공정

 

 

 우리가 이전에 했던 식각 공정은 쿠키 사이에 초코 시럽을 넣기 위해 쿠키 일부를 깎아내는 공정이었다. 따라서, 초코 시럽을 바르고 다른 쿠키를 덮어야 한다. 여기에서 초코시럽을 바르는 과정과 다른 쿠키를 덮는 공정이 바로 증착 공정이다.

 

 

 증착의 진행 과정은 매우 직관적이다. 처리하고자하는 웨이퍼를 준비한 뒤, 증착 기기에 투입하고 표면에 충분한 두께의 박막이 생기기를 기다리는 것이다. 박막이 생성되고나면 필요없는 부분을 제거한 뒤, 다음 공정을 진행한다.

 

 웨이퍼 표면 물질을 제거하는 공정이 식각 이외에도 여러 공정이 있듯(세척), 웨이퍼 윗면에 물질을 추가하는 공정 역시 증착 이외에도 많이 있다. 예를 들면, 포토 공정에서의 PR의 도포도 웨이퍼 위에 막질을 씌우는 공정도, 산화공정에서 웨이퍼인 Si를 산화시키는 것도 웨이퍼 윗면에 물질이 추가되는 과정이다.

 

 그렇다면, 증착 공정이 특별하게 언급되는 이유는 무엇일까? 바로 '반도체의 미세화' 때문이다. 전자제품의 성능이나 저전력에 대한 요구가 높아지면서 반도체에 미세화가 진행되어야한다. 더 작고 에너지의 소비가 적은 반도체를 도입할 경우, 기기에 더 많은 기능을 추가할 수 있기 때문이다. 반도체 미세화가 진행되니 내부에는 각기 다른 역할을 하는 다양한 물질로 구성된 얇은 막이 필요해졌고, 그 중 하나가 금속 피막이다.

 

 과거 반도체 회사들은 칩 내부의 금속 배선으로 전도도가 높은 Al을 사용했지만, 미세화의 한계로 Cu를 도입하고자 했다. 하지만 Cu는 Al과 달리 SiO2 등을 뚫고 확산하는 성질이 있고 이를 방지하고자 구리배선을 도포할 영역에 구리가 통과하지 못하는 고품질 보호막인 박막이 필요해졌다. 머리카락 두께의 수천분의 일밖에 되지 않는 반도체의 핵심 소자층과 배선층을 만들기 위해서는 굉장히 얇고 균일하게 물질을 추가해야한다. 이때문에 증착기술은 굉장히 중요하다.

 

 

1. 박막의 종류와 역할

 반도체는 순수한 Si 만으로는 작동하지 않기 때문에 물질을 추가해야한다. 이때, 간섭받으면 안되는 두 영역을 구분짓거나, 연결해야하는 부분은 전선을 통해 연결해야한다. 필요한 경우, 특정한 막질을 이용해 전기장의 힘을 강하거나/약하게 해주어야 하며, 다음 공정을 위한 얇은 막질을 생성하기도 하는 등 박막은 매우 여러곳에 사용된다.

 

 이처럼 다양한 곳에 사용되는 박막의 역할에 대해 알아보자.

 

1-1. 방어막으로써의 박막

 

 반도체 내에서 중요한 박막 중 하나는 각종 방어막이다.

 

1) 회로 간의 경계를 만들어 반도체 핵심 소자들의 간섭과 전류의 누설을 막아 동작 신뢰성을 높인다. 

2) 칩을 외부의 충격으로부터 방어하는 막을 제조 공정의 마지막에 씌우기도 한다. 

3) 식각과정에서 식각되면 안되는 곳에 미리 박막을 씌워 식각을 방지한다. Ex. STI, IMD

STI(Shallow Trench Isolation): 소자 경계부 누설 전류를 방지하는 참호 형태의 보호막
IMD(Intermetal Dieletric) : 금속 배선 층 사이에 원치 않는 전류 흐름을 막는 보호막

STI의 모습

 

IMD 공정의 모습

 

사용되는 물질로는 이산화규소, 탄화규소, 질화규소 등과 같은 기체 등이 사용된다.

 

 

1-2. Contact를 위한 박막

 반도체 하부의 소자(트랜지스터)층은 존재만으로는 의미가 없기때문에, 다른 소자 및 전원과의 연결이 필수적이다. 이들을 연결하기 위해서는 Ti, Cu, Al 등의 금속 배선이 필수적이고, 각 금속 배선과 소자들을 연결해주는 Contact(접점)이 필요하다. 이는 가전제품 내부의 전자기판의 소자와 소자끼리의 연결을 위한 '납땜'과 비슷하다.

 

1-3. 기타 예시

  이 외에도 반도체 제조 과정에서 트랜지스터를 제조할 때, Gate 유전막을 형성하거나, Multi-patterning을 위한 하드 마스크를 씌울 때에도 사용된다. 

멀티패터닝의 모습

 

 사실 증착은 이외에도 정말 많은 곳에 사용된다. 이전에 산화공정의 Gate 유전막의 경우에도, 과거에는 산화공정으로 주로 만들어졌으나 미세화로 인해 현재는 증착공정을 주로 사용하고 있다.

 

 

2. 증착의 주요 수치; 균일도, Step Coverage, Gap fill

 

2-1. 균일도

균일도: 증착과정에서 물질이 얼마나 균일한 두께로 생성되었는지를 표현하는 수치

 

 증착도 식각과 마찬가지로 Wafer 전체를 기기에 넣고 진행하기 때문에, Wafer의 지점별로 두께가 다르게 생성될 수 있다. 따라서, 균일도가 높을수록 전 웨이퍼의 영역에 물질이 도포되는 것이다.

2-2. Step Coverage

Step Coverage : 증착이 이루어지는 울퉁불퉁한 표면의 상단 부분 막질과 하단부분 막질의 두께차이 혹은 상단 부분 막질과 측벽 막질의 두께 차이

 

 산화나 식각공정과 마찬가지로 Wafer 표면의 단차나 뾰족한 부분이 존재할 경우, 박막의 두께가 균일하게 생성되지 않을 수도 있다. Step Coverage가 1에 가까울 수록, 상단부분과 하단부의 차이가 적다는 것이며, 1보다 작은 경우, 하단부와 측벽의 두께가 얇게 생성된다는 것이다.

 

2-3. Gap Fill (갭 필)

Gap Fill : 빈공간을 얼마나 잘 채우는 지를 나타내는 특성

 제조중인 반도체 위에는 수많은 요철이 있어, 증착공정에서는 이 영역들을 완벽하게 꽉 채우지 못한다. 만일 Gap Fill 특성이 좋지 않으면, 내부에 Void가 생기고, 추후에 구조물이 무너지거나 Short가 발생할 수 있다.

 

 식각의 등방성이 증착의 Gap Fill과 비슷한 뉘앙스이다.

 

3. 증착의 종류

 

 이전의 식각공정과 마찬가지로 증착 역시 화학기상증착(CVD)와 물리기상증착(PVD)으로 나뉜다. 

 

3-1. CVD(화학 기상 증착)

 CVD는 웨이퍼의 표면에 화학적 방법을 통해 물질을 씌우는 것을 포괄하는 방법이다. 가장 흔한 방식은 혼합 기체에 에너지를 가해, 원하는 물질과 부산물을 얻어내는 방식이다.

CVD 공정의 모습

 

 화학적 방식의 경우, 공정 속도가 빠르고 웨이퍼 위에서 반응이 일어나기 때문에 Step Coverage가 우수하다. 하지만, 반응과정에서 부산물이 끊임없이 생겨나며, 이를 공정과정에서 완벽하게 제거하기 어려워 각종 불순물이 섞일 수 있다는 단점이 있다. 각종 불순물로 인해, 세밀한 영역보다는 각종 소모성 막질(Hard Mask)나 각종 두꺼운 차단막 생성에 사용된다.

 

 CVD 공정은 증착 방식에 따라 크게 APCVD, LPCVD, PECVD 등으로, 처리 방식에 따라 Batch와 Single Wafer 방식으로 나눈다. 이에 대한 설명은 아래 링크에 나와있다.

 

박막공학 [18] CVD 공정 (1) APCVD, LPCVD, PECVD

 

3-2. PVD

 PVD은 웨이퍼 표면에 증착하고 싶은 물질을 직접 날려보내 달라붙게 하는 방식이다. 예를 들어, A 물질의 증착을 위해 A를 기화시켜 웨이퍼에 달라붙게 하는 방식이다. 이때 주로, Sputtering 방식과 Evaporation 방식이 사용된다.

 

 Sputtering은 A물질 덩어리인 표적(Target)에 가속된 이온(불활성기체)를 날려보내 A를 떨어뜨린 후 반대방향으로 가속시켜 웨이퍼에 증착되게 하는 방식디아. 이 방식은 부산물 기체가 없기 때문에 물질의 순도가 매우 높으며, 반응성이 없는 순수한 물질도 증착이 가능하다. 따라서, PVD 방식은 순수물질이 많이 사용되는 경우에 사용된다.

 

박막공학 [17] Deposition(증착) (2) PVD 공정: Evaporation 공정, Sputtering 공정

 

3-3. ALD

 또다른 방식으로는 ALD(Atomic Layer Deposition)이 있다. ALD 공정은 A가 웨이페 표면 위에 증착되고 싶을때, A의 재료인 반응물질 2가지(B와 C)를 준비한다. 이때, B는 웨이퍼의 표면에 흡착이 잘되는 물질(전구체)이고, C는 반응성이 높은 물질이다. 

 

 웨이퍼의 표면에 B를 먼저 흡착시키고 잔여 B가스를 제거한 후, C기체를 투입해 A를 생성한다. 이후, 부산물 가스를 다시 날려준다. 이 과정을 계속 반복하면, 막의 두께를 원자단위로 제어가 가능해진다.

 

 

 이러한 방식은 균일도와 스텝 커버리지가 우수하다. 전구체 물질의 특성상 수직, 수평 등 다양한 곳에 달라붙을 수 있고, ALD 한 주기당 한개의 원자층만 생성되기 때문이다. 하지만, 이때문에 진행속도가 매우 느리다. 따라서, ALD는 D램의 Capacitor 등 종횡비가 높고 고품질의 막질이 필요한 경우에 주로 사용된다.

 

박막공학 [21] CVD 공정 (4) ALD 공정, High-K/ Low-K

 

 위의 예시를 보면 알 수 있듯이, 균일도와 처리속도는 서로 반비례하는 것을 확인할 수 있다.

 

4. 증착에서의 압력과 온도

 

 식각과 마찬가지로, 반도체 회사들은 증착 공정에서 온도와 압력 등 다양한 요소들을 제어하며 원하는 품질의 막을 얻어낸다. 예를 들어, 증착 과정에서 낮은 기압을 사용하면 막의 생성 속도가 느려지지만, 막의 수직 방향에서의 증착을 강화할 수 있다. 기압이 낮다는 것은 기기 안의 반응 기체의 개수가 적다는 의미이기 때문이다.

 

 높은 온도를 사용하면, 막의 순도는 높아지지만 녹는 점이 낮은 금속이 전공정 단계에서 사용되었다면 문제가 생길 수 있다.

 

 이러한 특징들로 인해, 같은 물질이더라도 필요에 따라 완전히 다른 방식으로 증착되기도 한다. 예를들어, 같은 이산화규소더라도 게이트의 절연막을 만들때와 STI를 만들때의 원하는 특성이 다르다. Gate 절연막의 경우, 핵심소자부위이기 때문에 고품질을 위해 고온, 저압공정인 반면, STI는 소자의 경계부에서 절연체로서의 특성만 가지면 되기 때문에 저온 , 고압 공정을 사용해 빠른 처리속도에 집중한다.

 

5. 소재 선택의 어려움; 열팽창과 EM(Electro-Migration)

  우리가 신물질을 개발하더라도 이것이 현장에 적용되기는 쉽지 않다. 

 

 물질은 열을 받으면 조금이라도 크기가 변하는데, 이를 열팽창이라고 한다. 전철 선로 사이에 틈이 있는 이유도 열팽창으로 선로가 휘는 것을 막기 위해서이다. 반도체 제조 역시 열팽창으로 인한 문제가 생기다. 문제는 소재별로 열팽창이 일어나는 정도가 다르다는 것이다. 

 

 예를 들어, Al의 경우 열팽창 계수가 Si Oxide의 40배가 넘는다. 극단적인 예시로, SiO2 위에 Al박막을 만든 후 고온공정이 적용되면, 내부 구조가 휘면서 망가질 수 있다. 즉, 기존에 특정 박막에 쓰던 물질을 팽창계수가 크게 다른 물질로 바꿀 경우 고온에서의 제조 수율이 바뀔 수 있는 것이다.

 

 

  EM(Electro-Migration)이라는 현상도 존재한다.

EM(Electro-Migration)
: 금속 배선에 전류가 흐를 때, 움직이던 전자들이 금속 배선의 원자를 때려 위치를 바꾸는 현상이다.

 

 이러한 현상은 알루미늄 등의 경금속 배선에서 주로 발생한다. 이를 피하고자 Cu 배선을 도입되었고, Cu의 확산을 방지하기 위한 확산방지막도 도입되었다. 미세화가 진척되자 EM은 Cu 배선에서도 나타났고, 이를 방지하기 위해 intel은 금속층에 Co 배선을 사용하기도 하였다. 

 

 핵심 배선층의 물질이 바뀌게 되면 해당층의 위 아래층에서는 어마어마한 공정의 변화가 필요하다.

 

 

 

 

[참고자료]

[반도체 전공정 5편] “더 작게, 더 많이” 미세화를 위한 핵심 ‘증착 공정’ (5/6) | SK hynix Newsroom