배선은 칩의 혈관으로, 소자보다 층이 많고 공정시간도 더 길다. 웨이퍼 공정 시간의 절반 정도를 배선 공정에 사용한다. 최근에는 metal line이 약 20층에 이르렀다.
배선은 주로 transistor를 연결하여 NAND/ NOR 게이트를 만드는 역할을 한다.
1. 스케일링과 배선
수십 년간 반도체 칩은 소자의 성능을 높이기 위해 scaling을 진행했다. 과거 트랜지스터는 1000nm, 즉 마이크로미터의 레벨이었다면 지금은 흔히 2-3nm 수준(source와 drain 사이의 거리)이다. 1nm에 보통 원자 3개 정도가 들어가므로 약 원자 10개 정도의 길이인 것이다. 이러한 반도체의 스케일링은 금속배선에도 영향을 준다.
트랜지스터의 크기가 줄어들면 역으로 배선의 성능은 감소한다. 이는 delay(지연)과 관련된 개념이다.
과거의 배선은 두껍고 짧았다면, 현재의 배선은 비교적 얇고 길다. 이러한 변화로 인해 저항은 증가하였다. 저항이 증가하면 다음과 같은 식에 의해 delay가 증가한다.
delay = R×C
즉, 소자는 빨라지는데 배선은 느려지는 것이다. 180nm 노드에서 이미 배선 지연이 게이트 지연을 앞질렀다. 이러한 교차점은 Cu, low-k, 그리고 3차원 집적을 불러왔다.
2. 1960-1970 : Al 배선의 시작
최초의 반도체 배선은 Al(알루미늄)에서 시작된다. 이는 가장 도체여서라기 보다는, 가장 다루기 쉬웠기 때문이다. 금속 배선의 금속 선택은 단순히 비저항 하나만을 보는 것이 아닌 접촉/식각/접착까지 함께 보아야한다.
이러한 Al의 특징을 더 살펴보자면 다음과 같다.
1. 알루미늄은 비저항이 4번째로 좋은 도체로, 그 앞에는 Ag(1.6), Cu(1.7), Au(2.2)가 존재한다
2. SiO2에 잘 붙는다. 반면, Cu, Al, W는 접착력이 나빠 별도의 접착층이 필요하다. (접착 유리)
3. BCl3/ Cl2 플라즈마로 깎인다. BCl3가 자연산화막 Al2O3를 걷어내야 Cl2가 Al을 깎을 수 있다.
4. Si와 Ohmic contact을 만든다. 즉, 계면의 접촉 저항이 낮다.
*Ohmic contact: 전압을 걸었을 때 전류가 양방향으로 쉽게 흐르고, 접촉 자체의 저항이 매우 작은 상태를 의미한다.
1960년대의 배선은 어땠을까? 아래의 그림과 같이 접촉과 배선을 같은 금속으로 해결하였다.
2-1. 첫번째 문제: Junction Spike
하지만 이때 문제가 발생한다. 바로 Si가 Al속으로 들어가면서 생기는 문제이다. 450도에서 진행하는 Annealing으로 Si가 Al에 용해되어 들어가고 반대로 그 빈자리(void)에는 Al이 채우며 발생하는 Junction Spike문제가 발생한다. 이때 얕은 접합일 수록 spike 하나가 접합을 관통해 단락시키는(junction short) 치명적인 문제였다.
이러한 문제를 해결하기 위한 방법으로 과학자들은 Al-Si 상태도를 고려해 Al 내에 Si를 미리 넣어놓는 방법을 찾아냈다.
Al 내에 미리 Si를 넣어두면 Al내 Si가 포화상태가 된다. 즉, n+ Si에서 Al로 넘어가지 않는다.
하지만 이 역시 문제는 발생했다. Al-Si의 고용도는 온도에 따라 다른 것을 확인할 수 있는데, 이때 냉각과정에서 다음과 같은 알고리즘이 발생한다.
Al-Si 고용체 → Si 고용도 감소 → 남은 Si가 밖으로 나옴 → Si precipitation
Al 안에 녹아 있던 Si가 Si 입자 형태로 석출되는 것이다. 이때 석출된 Si는 Al 배선 내에서 전기적 특성과 신뢰성에 악영향을 주게 된다. 특히 Si 석출물이 Al grain boundary나 특정 위치에 집중되면 전류가 흐르는 유효한 Al 단면적을 감소시키고, 국부적인 전류 집중을 만들 수있다.
즉, Al내에 Si를 적게 넣으면 junction spike가, 많이 넣으면 Si 석출이 발생하는 딜레마가 생겼다.
2-2. 두 번째 문제: Electromigration(EM)
알루미늄 배트를 들어보면 알듯이 알루미늄은 매우 가볍다. 이때문에 전류에 의해 Al 원자가 떠내려가는 Electromigration이 발생하기 쉽다.
EM이 발생하면 원자가 빠젠 자리는 void가 발생하여 끊기고, 이동한 Al이 쌓인 자리는 hillock로 솟는다.
2-3. 세번째 문제: 응력에 의한 hillock과 crack
또한 Al은 열팽창계수가 Si의 약 9배이기 때문에 승온/냉각 시 응력이 남게된다. 이러한 응력에 따라 hillock과 crack이 발생할 수 있다.
Hillock은 이웃 배선에 영향을 줄 수 있고(short), 누설 전류가 증가할 수 있다. Crack은 단선을 발생시킨다.
이러한 문제들로 1970년대는 크게 3가지 숙제를 남겼다.
1. 접촉 - Al이 Si를 먹는 현상.
2. 신뢰성 - EM과 응력으로 인한 hillock과 crack(void)
3. 면적 - 한층으로는 배선이 부족하고, 층을 쌓자니 표면이 울퉁불퉁함.
3. 1980년대 : 다층으로 가기 위한 silicide, barrier, W plug
1970년대까지는 Al로 모든 배선을 해결했다. 하지만 접촉 한 곳에 4가지 일(오믹 접촉 , 확산 차단, 구멍 충전, 배선)을 모두 처리할 수는 없었다.
그래서 1980년대부터 이런 식으로 각 기능을 서로 다른 재료에 분담시키기 시작했다.
3-1. 접촉 저항 낮추기(Ohmic Contact) - Silicide
Silicide: Si 위에 전기가 잘 통하는 금속성 층을 입혀서 전류가 Si를 길게 지나가지 않도록 하는 것
Si위의 Al을 직접 대는 것이 아닌 그 사이에 규화물을 끼우면 접촉 저항을 낮출 수 있다.
금속 배선 → Si(Source/Drain)으로 바로 연결하면 Si 자체의 저항 때문에 전류가 흐를 때 상당한 저항이 생길 수 있다.
특히 소자가 작아지면 Source/Drain과 Gate의 저항이 전체 소자 저항에서 차지하는 비중이 커져서 문제가 되기 때문에, Si 표면에 저저항 금속 실리사이드층을 만들어 전류가 지나가기 쉬운 길을 만들어주는 것이다.
이런 silicide를 만드는 대표적인 공정이 Salicide이다.
공정 순서를 살펴보면
1) Si 위의 자연 산화막(SiO2)를 HF로 제거한다.
2) Ti를 증착한다.
3) 1차 RTA를 진행한다. 이때 물질 사이의 반응성으로 Ti와 Si가 닿은 곳에서 TiSi2가 생긴다.
4) 미반응 Ti를 습식 제거한다.
5) 2차 RTA를 진행한다.
즉, Si가 노출된 부분에만 자동으로 Silicide가 생긴다는 뜻에서 Self-Aligned Silicide(Salicide)라고 지칭한다.
이 공정이 중요한 이유는
1. Photo mask를 사용하여 공정을 진행 시 제작비용이 상당히 증가하지만, salicide로 할 경우 비용을 크게 줄일 수 있기 때문이다.
2. 실리사이드를 넣으면 Metal / Silicide / Si 구조가 되면서 금속과 Si 사이의 전기적 접촉을 개선할 수 있기 때문이다.
3-2. 확산을 막기 : Barrier metal
Silicide는 Si과 배선 사이의 접촉 저항을 크게 줄여주지만, 확산(Junction Spike)를 막지는 못한다.
따라서 이를 해결하기 위한 Diffusion Barrier(확산 방지막)가 필요했다. 이는 TiN을 이용하여 해결하였다.
TiN은 전기전도성을 가진 물질이지만, 확산을 억제할 수 있다.
3-3. Contact hole을 채우기 : W plug의 등장
그럼 이제 Ti/TiN의 증착을 완료했다. 남은 구멍에 Al을 채워보자.
소자에 Al 배선은 어떻게 올릴까? 바로 PVD를 이용한다. PVD는 프로레스가 단순하고 저렴하지만 방향성이 낮아 직진해서 구멍을 채우는 것이 어렵기 때문에 Void가 생기기 쉽다는 단점이 있다. 그렇다고 CVD를 사용하자니 적절한 Precursor가 없고 까다롭다는 한계가 존재한다.
따라서 이를 해결하기 위해 구멍은 채우기 쉬운 W(텅스텐)을 이용한다. W은 CVD 증착이 가능하기 때문에 좁고 깊은 Contact hole 내부까지 void 없이 채우기 용이하다. 또한 녹는점이 낮은 Al과 달리 녹는점이 높아 고온에서도 안정적이다.
따라서 이 hole에 W seed를 넣어 void 없이 성장 시킨 후, 윗 부분의 Al과 연결시키는 것이 이 공정의 핵심이다.
4. 1990년대: CMP로 다층 구조 만들기
이제 접촉저항, 확산, Gap filling 문제는 모두 해결했다. 남은 과제는 바로 다층 구조이다.
다층 구조는 굉장히 까다롭다. 아래가 울퉁불퉁하면 그 위의 모든 층이 무너질 수 있기때문에 모든 층의 평탄도가 중요하다. 단차로 인해 높이가 달라지면 노광의 정확도가 낮아지고 적층이 어려워진다.
이러한 단차 제거를 해결한 방법이 바로 CMP이다. CMP를 통해 최대 0.2-0.3nm(원자 1개 정도)까지 단차를 줄일 수 있다.
슬러리가 표면을 무르게 만들면 패드와 입자가 그 무른층을 걷어내는 방식으로, 이때의 제거율은 압력과 상대속도에 비례한다.
즉, CMP를 통해 평탄도를 확보하자 다층 배선을 만들 수 있게 되었고 층수는 공정이 아닌 설계가 정하게 되었다.
5. 1997년 - 2000년대 : Al에서 Cu로 향하는 Damascene 공정
사실 Al위주의 배선일 때에도 Cu를 사용하긴 했다. 왜냐하면 전기 전도성이 좋기 때문이다.
Cu로 바꾸어야하는 이유는 크게 2가지이다.
1. 전기 전도성이 Al보다 좋다.
2. 같은 조건에서 EM에 대한 수명이 10배 이상이다.
Tm이 660도에서 1085도로 오르면서 원자가 훨씬 덜 움직인다.
IBM은 1977년 IEDM 1977에서 Cu 배선 공정을 발표했다. Cu는 이전부터 배선으로 각광받는 물질이었으나 사실 배선이 되기에는 어려운 점이 있었다.
1. Al과 달리 깎기 어렵다
2. Cu는 SiO2와 Si 속으로 빠르게 퍼져 Si Band gap 한가운데 준위(trap)를 만들어 디바이스의 동작 성능을 저하한다. (따라서 반드시 사방이 Si/SiO2로부터 독립되어 있어야한다.)
따라서 이러한 Cu를 배선으로 사용하기 위해서는 채우고 깎는 방식이 아닌, 파고(Etch) - 채우고(Depo, 전기도금) - 깎아내는(CMP) 방식의 Damascene 기법을 사용한다.
이때 Cu는 좁고 깊은 Trench에 채워야하는데 CVD, PVD 방식은 문제가 있다. PVD는 직진성 때문에 입구부터 막히고, CVD Cu는 전구체와 열예산에서 배선에 쓰기 어려웠다.
따라서, Electroplating(전해도금)을 이용한다. 이러한 전해도금은 용액 속의 Cu2+ 이온을 전기화학적으로 환원하여 Cu를 성장시키기 때문에 적절한 첨가제와 전류 조건을 이용하면 좁은 구조 안쪽까지 Cu를 효과적으로 채울 수 있다.
음극인 Wafer에서 일어나는 반응 : Cu²⁺ + 2e⁻ → Cu
전해도금의 과정은 다음과 같다. 전해도금은 기본적으로 전기가 통하는 표면에서 일어나는 환원 반응이다. 그런데 다마신의 구조를 보면 절연막은 전기가 통하지 않기 때문에 Barrier + Cu Seed를 만든 후 채워넣는다.
이때 Accelerator(가속제)는 좁은 trench와 Via 내부의 바닥 부분의 Cu의 성장을 촉진하고, Suppressor(억제제)는 상대적으로 노출이 잘되는 표면이나 입구쪽의 Cu의 성장을 억제한다. Leveler는 특정 위치에서 Cu가 과도하게 성장하는 것을 억제하여 표면의 높이를 균일하게 만들어주는 역할을 한다. 이러한 첨가제들로 바닥부터 위까지 Superfilling(바닥부터 위쪽으로 빠르게 채워지는 형태)이 가능해진다.
6. RC Delay와 Low-k, 그리고 그 다음
초기 반도체에서는 배선의 문제가 주로 저항 R이었다. 이를 Al에서 Cu로의 전환으로 어느정도 해결하였다. 하지만, 반도체가 미세화되면서 문제가 하나 더 커졌다. 이는 배선 사이의 기생 커패시턴스 C이다. 배선 간격과 폭이 계속해서 줄어들지만 Barrier의 크기는 줄일 수 없기 때문에 단면의 절반이 전류를 나르지 못하는 재료가 된다.
평행판 Capacitor를 생각하면 식은 다음과 같다.
즉, Capacitance를 줄이기 위해서 생각해야하는 것은 k가 된다. 그렇다면 k를 낮추려면 어떻게 해야할까?
이때 등장하는 개념이 Low-k이다. 기존에 많이 사용하던 SiO2의 k는 3.9 정도이다. SiO2는 반도체 공정에서 굉장히 좋은 절연막이다. 예를 들면, 열적/ 공정 안정성, 계면 특성 등의 장점이 있다. 따라서 SiO2가 가진 장점을 최대한 유지하며 C를 줄이기 위해 여러가지 방법을 고안해냈다.
첫 번째로 SiO2보다 낮은 유전율을 가진 재료를 사용하는 방법이있다. SiO2의 k= 3.9로, low-k material은 대략 3이하의 k를 가진다. 대표적으로 SiO2 자체를 개량한 SiOF나 Carbon을 넣은 SiOC 계열의 low-k인 OSG 등이 있다. 하지만 k를 낮추면 물질의 밀도를 낮추는 문제가 발생한다.
두번째로는, 가장 낮은 k를 가진 공기(k=1)를 쓰는 것이었다. 이를 위해 SiO2 사이사이 구멍을 뚫어버리자 안정성이 낮아지는 단점이 발생했다. 또한 이러한 구멍난 구조는 crack, damage 등이 발생하기 쉽다.